Es wurden 40 Produkte zu dem Suchbegriff xn makrozytre x5a in 2 Shops gefunden:

ispMACH™ 4A CPLD-Familie, hochleistungsfähige E2CMOS®, In-System programmierbare Logik, 32Macro 32I/O 10ns TQFP44Die ispMACH™ 4A-Familie von Lattice bietet eine außergewöhnlich flexible Architektur und liefert eine überlegene CPLD-Lösung (Complex Programmable Logic Device) mit einfach zu verwendenden Siliziumprodukten und Software-Tools. Die Gesamtvorteile für die Anwender sind eine garantierte und vorhersehbare CPLD-Lösung, eine schnellere Markteinführung, größere Flexibilität und niedrigere Kosten. Die ispMACH 4A-Bausteine bieten Dichten von 32 bis 512 Makrozellen bei 100 % Auslastung und 100 % Pin-out-Retention. Die ispMACH 4A-Familien bieten einen 5-V- (M4A5-xxx) und einen 3,3-V-Betrieb (M4A3-xxx). ispMACH 4A-Produkte sind über die JTAG-Schnittstelle (IEEE Std. 1149.1) systemintern in 5 V oder 3,3 V programmierbar. JTAG Boundary-Scan-Tests ermöglichen auch die Produktprüfung auf automatisierten Testgeräten für die Gerätekonnektivität. Alle Mitglieder der ispMACH 4A-Familie bieten First-Time-Fit und eine einfache Systemintegration mit Beibehaltung der Pinbelegung nach jeder Designänderung und Nachrüstung. Sowohl für den 3,3-V- als auch für den 5-V-Betrieb können die ispMACH 4A-Produkte durch die SpeedLocking-Funktion ein garantiertes festes Timing von 5,0 ns tPD und 182 MHz fCNT liefern, wenn bis zu 20 Produktterme pro Ausgang verwendet werden (Tabelle 2).

ispMACH™ 4A CPLD Family, High Performance E2CMOS®, In-System Programmable Logic, 192Macro 96I/O 10ns TQFP144The ispMACH™ 4A family from Lattice offers an exceptionally flexible architecture and delivers a superior Complex Programmable Logic Device (CPLD) solution of easy-to-use silicon products and software tools. The overall benefits for users are a guaranteed and predictable CPLD solution, faster time-to-market, greater flexibility and lower cost. The ispMACH 4A devices offer densities ranging from 32 to 512 macrocells with 100% utilization and 100% pin-out retention. The ispMACH 4A families offer 5-V (M4A5-xxx) and 3.3-V (M4A3-xxx) operation. ispMACH 4A products are 5-V or 3.3-V in-system programmable through the JTAG (IEEE Std. 1149.1) interface. JTAG boundary scan testing also allows product testability on automated test equipment for device connectivity. All ispMACH 4A family members deliver First-Time-Fit and easy system integration with pin-out retention after any design change and refit. For both 3.3-V and 5-V operation, ispMACH 4A products can deliver guaranteed fixed timing as fast as 5.0 ns tPD and 182 MHz fCNT through the SpeedLocking feature when using up to 20 product terms per output (Table 2).

Die MAX ® II-Familie von sofort einsatzfähigen, nichtflüchtigen CPLDs basiert auf einem 0,18-µm, 6-Layer-Metal-Flash-Prozess, mit Dichten von 240 bis 2.210 Logikelementen (LEs) (128 bis 2.210 äquivalente Makrozellen) und nichtflüchtiger Speicherung von 8 Kbits. MAX II-Bausteine bieten im Vergleich zu anderen CPLD-Architekturen eine hohe I/O-Anzahl, schnelle Leistung und zuverlässige Anpassung. Mit dem MultiVolt-Kern, einem UFM-Block (User Flash Memory) und einer verbesserten In-System-Programmierbarkeit (ISP) sind die MAX II-Bausteine darauf ausgelegt, Kosten und Stromverbrauch zu senken und gleichzeitig programmierbare Lösungen für Anwendungen wie Bus-Bridging, I/O-Erweiterung, Power-On-Reset (POR) und Sequenzsteuerung sowie Bausteinkonfigurationssteuerung zu bieten.Wesentliche MerkmaleKostengünstiger CPLD mit geringem Stromverbrauch Sofort einschaltbare, nicht flüchtige ArchitekturStandby-Strom so niedrig wie 25 µABietet eine schnelle Ausbreitungsverzögerung und Takt-zu-Ausgabe-ZeitenBietet vier globale Takte mit zwei verfügbaren Takten pro Logik-Array-Block (LAB)UFM-Block mit bis zu 8 Kbits für nichtflüchtige SpeicherungMultiVolt-Kern ermöglicht externe Versorgungsspannungen für den Baustein von entweder 3,3 V/2,5 V oder 1,8 VMultiVolt-E/A-Schnittstelle, die 3,3-V-, 2,5-V-, 1,8-V- und 1,5-V-Logikpegel unterstütztBus-freundliche Architektur mit programmierbarer Slew-Rate, Treiberstärke, Bus-Hold und programmierbare Pull-up-WiderständeSchmitt-Trigger ermöglichen rauscharme Eingänge (pro Pin programmierbar)E/As sind vollständig konform mit den Anforderungen der Peripheral Component Interconnect Special Interest Group (PCI SIG) PCI Local Bus Specification, Revision 2.2 für 3,3-V Betrieb bei 66 MHz Unterstützt Hot-SocketingEingebaute Joint Test Action Group (JTAG) Boundary-Scan-Test (BST)-Schaltung konform mit IEEE Std. 1149.1-1990ISP-Schaltung gemäß IEEE Std. 1532

XC9536XL Hochleistungs- CPLDBeschreibungDer XC9536XL ist ein 3,3-V-CPLD, der für Hochleistungsanwendungen mit niedriger Spannung in modernen Kommunikations- und Rechensystemen konzipiert ist. Er besteht aus zwei 54V18-Funktionsblöcken und bietet 800 nutzbare Gatter mit Laufzeiten von 5 ns. Merkmale• 5 ns Pin-zu-Pin-Logik-Verzögerungen• Systemfrequenz bis zu 178 MHz• 36 Makrozellen mit 800 nutzbaren Gattern• Verfügbar in Gehäusen mit kleinem Footprint- 44-poliges PLCC (34 Benutzer-E/A-Pins)- 44-poliges VQFP (34 Benutzer-E/A-Pins)- 48-poliges CSP (36 Benutzer-E/A-Pins)- 64-poliges VQFP (36 Benutzer-E/A-Pins)- Pb-free für alle Gehäuse verfügbar• Optimiert für leistungsstarke 3,3-V-Systeme- Stromsparender Betrieb- 5V-tolerante I/O-Pins akzeptieren 5V, 3,3V und 2,5V Signale- 3,3-V- oder 2,5-V-Ausgang möglich- Fortschrittliches CMOS mit 0,35 Mikrometer Strukturgröße Schnelle FLASH™-Technologie• Erweiterte Systemfunktionen- Systemintern programmierbar- Überlegene Pin-Locking- und Routing-Möglichkeiten mit Fast CONNECT™ II Schaltmatrix- Extra breite Funktionsblöcke mit 54 Eingängen- Bis zu 90 Produkt-Terms pro Makrozelle mit individueller Produkt-Term-Zuordnung- Lokale Taktinvertierung mit drei globalen und einem Produkt-Term-Takten- Individuelle Ausgangsfreigabe pro Ausgangspin- Eingangshysterese an allen Benutzer- und Boundary-Scan-Pins Eingängen- Bus-Hold-Schaltung an allen User-Pin-Eingängen- Vollständiger IEEE-Standard 1149.1 Boundary-Scan (JTAG)• Schnelle gleichzeitige Programmierung• Slew-Rate-Steuerung an einzelnen Ausgängen• Verbesserte Datensicherheitsfunktionen• Exzellente Qualität und Zuverlässigkeit- Ausdauer von mehr als 10.000 Programm-/Lösch Zyklen- 20 Jahre Datenerhalt- ESD-Schutz von mehr als 2.000 V• Pin-kompatibel mit dem 5V-Core-Baustein XC9536 im 44-Pin-PLCC-Gehäuse und dem 48-Pin-CSP-GehäuseWARNUNG: Programmier-Temperaturbereich von TA = 0° C bis +70° C

Die MAX ® II-Familie von sofort einsatzfähigen, nichtflüchtigen CPLDs basiert auf einem 0,18-µm, 6-Layer-Metal-Flash-Prozess, mit Dichten von 240 bis 2.210 Logikelementen (LEs) (128 bis 2.210 äquivalente Makrozellen) und nichtflüchtiger Speicherung von 8 Kbits. MAX II-Bausteine bieten im Vergleich zu anderen CPLD-Architekturen eine hohe I/O-Anzahl, schnelle Leistung und zuverlässige Anpassung. Mit dem MultiVolt-Kern, einem UFM-Block (User Flash Memory) und einer verbesserten In-System-Programmierbarkeit (ISP) sind die MAX II-Bausteine darauf ausgelegt, Kosten und Stromverbrauch zu senken und gleichzeitig programmierbare Lösungen für Anwendungen wie Bus-Bridging, I/O-Erweiterung, Power-On-Reset (POR) und Sequenzsteuerung sowie Bausteinkonfigurationssteuerung zu bieten.Wesentliche MerkmaleKostengünstiger CPLD mit geringem Stromverbrauch Sofort einschaltbare, nicht flüchtige ArchitekturStandby-Strom so niedrig wie 25 µABietet eine schnelle Ausbreitungsverzögerung und Takt-zu-Ausgabe-ZeitenBietet vier globale Takte mit zwei verfügbaren Takten pro Logik-Array-Block (LAB)UFM-Block mit bis zu 8 Kbits für nichtflüchtige SpeicherungMultiVolt-Kern ermöglicht externe Versorgungsspannungen für den Baustein von entweder 3,3 V/2,5 V oder 1,8 VMultiVolt-E/A-Schnittstelle, die 3,3-V-, 2,5-V-, 1,8-V- und 1,5-V-Logikpegel unterstütztBus-freundliche Architektur mit programmierbarer Slew-Rate, Treiberstärke, Bus-Hold und programmierbare Pull-up-WiderständeSchmitt-Trigger ermöglichen rauscharme Eingänge (pro Pin programmierbar)E/As sind vollständig konform mit den Anforderungen der Peripheral Component Interconnect Special Interest Group (PCI SIG) PCI Local Bus Specification, Revision 2.2 für 3,3-V Betrieb bei 66 MHz Unterstützt Hot-SocketingEingebaute Joint Test Action Group (JTAG) Boundary-Scan-Test (BST)-Schaltung konform mit IEEE Std. 1149.1-1990ISP-Schaltung gemäß IEEE Std. 1532

3,2V(2,5V) High-Performance CPLDs, 10nsMacro-Gehäuse: TQFP 100PLD-cells: 72I/Os: 1600 gatesmax. 76/72

ispMACH 4A CPLD Family, High Performance E2CMOS, In-System Programmable Logic, 192Macro 96I/O 10ns TQFP144 The ispMACH 4A family from Lattice offers an exceptionally flexible architecture and delivers a superior Complex Programmable Logic Device (CPLD) solution of easy-to-use silicon products and software tools. The overall benefits for users are a guaranteed and predictable CPLD solution, faster time-to-market, greater flexibility and lower cost. The ispMACH 4A devices offer densities ranging from 32 to 512 macrocells with 100% utilization and 100% pin-out retention. The ispMACH 4A families offer 5-V (M4A5-xxx) and 3.3-V (M4A3-xxx) operation. ispMACH 4A products are 5-V or 3.3-V in-system programmable through the JTAG (IEEE Std. 1149.1) interface. JTAG boundary scan testing also allows product testability on automated test equipment for device connectivity. All ispMACH 4A family members deliver First-Time-Fit and easy system integration with pin-out retention after any design change and refit. For both 3.3-V and 5-V operation, ispMACH 4A products can deliver guaranteed fixed timing as fast as 5.0 ns tPD and 182 MHz fCNT through the SpeedLocking feature when using up to 20 product terms per output (Table 2).

ispMACH 4A CPLD-Familie, hochleistungsfähige E2CMOS, In-System programmierbare Logik, 32Macro 32I/O 10ns TQFP44 Die ispMACH 4A-Familie von Lattice bietet eine außergewöhnlich flexible Architektur und liefert eine überlegene CPLD-Lösung (Complex Programmable Logic Device) mit einfach zu verwendenden Siliziumprodukten und Software-Tools. Die Gesamtvorteile für die Anwender sind eine garantierte und vorhersehbare CPLD-Lösung, eine schnellere Markteinführung, größere Flexibilität und niedrigere Kosten. Die ispMACH 4A-Bausteine bieten Dichten von 32 bis 512 Makrozellen bei 100 % Auslastung und 100 % Pin-out-Retention. Die ispMACH 4A-Familien bieten einen 5-V- (M4A5-xxx) und einen 3,3-V-Betrieb (M4A3-xxx). ispMACH 4A-Produkte sind über die JTAG-Schnittstelle (IEEE Std. 1149.1) systemintern in 5 V oder 3,3 V programmierbar. JTAG Boundary-Scan-Tests ermöglichen auch die Produktprüfung auf automatisierten Testgeräten für die Gerätekonnektivität. Alle Mitglieder der ispMACH 4A-Familie bieten First-Time-Fit und eine einfache Systemintegration mit Beibehaltung der Pinbelegung nach jeder Designänderung und Nachrüstung. Sowohl für den 3,3-V- als auch für den 5-V-Betrieb können die ispMACH 4A-Produkte durch die SpeedLocking-Funktion ein garantiertes festes Timing von 5,0 ns tPD und 182 MHz fCNT liefern, wenn bis zu 20 Produktterme pro Ausgang verwendet werden (Tabelle 2).

ispMACH™ 4A CPLD-Familie, hochleistungsfähige E2CMOS®, In-System programmierbare LogikMerkmale• Leistungsstarke, E2CMOS 3,3-V & 5-V CPLD-Familien• Flexible Architektur für schnelle Logik-Designs- Exzellente First-Time-FitTM und Refit-Funktion- SpeedLockingTM-Leistung für garantiertes festes Timing- Zentral-, Eingangs- und Ausgangsschaltmatrizen für 100%ige Routingfähigkeit und 100%ige Pin-Out-Beibehaltung• Hohe Geschwindigkeit- 5,0ns tPD Kommerziell und 7,5ns tPD Industriell- 182MHz fCNT• 32 bis 512 Makrozellen; 32 bis 768 Register• 44 bis 388 Pins in PLCC, PQFP, TQFP, BGA, fpBGA und caBGA Gehäusen• Flexible Architektur für eine breite Palette von Designstilen- D/T-Register und Latches- Synchroner oder asynchroner Modus- Dedizierte Eingangsregister- Programmierbare Polarität- Reset/ Preset-Vertauschung• Erweiterte Funktionen für einfache Systemintegration- 3,3-V & 5-V JEDEC-konformer Betrieb- JTAG (IEEE 1149.1) konform für Boundary-Scan-Tests- 3,3-V- und 5-V-JTAG-Programmierung im System- PCI-konform (-5/-55/-6/-65/-7/-10/-12 Geschwindigkeitsstufen)- Sicher für Systemdesigns mit gemischter Versorgungsspannung- Programmierbare Pull-up- oder Bus-FriendlyTM-Eingänge und I/Os- Hot-Socking- Programmierbares Sicherheitsbit- Individuelle Steuerung der Ausgangsanstiegsgeschwindigkeit• Fortschrittlicher E2CMOS-Prozess bietet leistungsstarke und kostengünstige Lösungen• Bleifreie Gehäuseoptionen

3.3V/2.5V/1.8V In-System Programmable, SuperFAST High Density PLDs, 32Macro 32I/O 7,5ns TQFP48The high performance ispMACH 4000 family from Lattice offers a SuperFAST CPLD solution. The family is a blend of Lattice's two most popular architectures: the ispLSI® 2000 and ispMACH 4A. Retaining the best of both families,the ispMACH 4000 architecture focuses on significant innovations to combine the highest performance with low power in a flexible CPLD family. The ispMACH 4000 combines high speed and low power with the flexibility needed for ease of design. With its robust Global Routing Pool and Output Routing Pool, this family delivers excellent First-Time-Fit, timing predictability, routing, pin-out retention and density migration. The ispMACH 4000 family offers densities ranging from 32 to 512 macrocells. There are multiple density-I/O combinations in Thin Quad Flat Pack (TQFP), Chip Scale BGA (csBGA) and Fine Pitch Thin BGA (ftBGA) packages ranging from 44 to 256 pins/balls. Table 1 shows the macrocell, package and I/O options, along with other key parameters.

XC95144XL Hochleistungs-CPLDBeschreibungDer XC95144XL ist ein 3,3V-CPLD, der für Hochleistungs- und Niederspannungsanwendungen in hochmodernen Kommunikations- und Computersystemen vorgesehen ist. Er besteht aus acht 54V18-Funktionsblöcken, die 3.200 nutzbare Gatter mit einer Ausbreitungsverzögerung von 5 ns bereitstellen.Merkmale• 5 ns Pin-zu-Pin-Logikverzögerungen• Systemfrequenz bis zu 178 MHz• 144 Makrozellen mit 3.200 verwendbaren Toren• Verfügbar in Gehäusen mit geringem Platzbedarf - 100-poliger TQFP (81 Benutzer-E/A-Pins) - 144-poliger TQFP (117 Benutzer-E/A-Pins) - 144-CSP (117 Benutzer-E/A-Pins) - Pb-frei verfügbar für alle Pakete• Optimiert für leistungsstarke 3,3V-Systeme - Betrieb mit geringer Leistung - 5V-tolerante E/A-Pins akzeptieren 5V, 3,3V und 2,5V Signale - 3,3V oder 2,5V Ausgangskapazität - Erweiterte 0,35-Mikrometer-CMOS-Funktionen Schnelle FLASH™ Technologie• Erweiterte Systemfunktionen - Systemintern programmierbar - Überlegene Stiftverriegelung und Routingfähigkeit mit Schnelle CONNECT™ II-Schaltmatrix - Extra breite Funktionsblöcke mit 54 Eingängen - Bis zu 90 Produktbegriffe pro Makrozelle mit individuelle Produkt-Begriff-Zuweisung - Lokale Uhreninversion mit drei globalen und einer Produkt-Begriffsuhren - Individuelle Ausgangsfreigabe pro Ausgangspin mit lokaler Umkehrung - Eingangshysterese an allen Benutzer- und Boundary-Scan-Pin-Eingängen - Bus-Halteschaltung an allen Benutzer-Pin-Eingängen - Vollständiger Boundary-Scan nach IEEE-Standard 1149.1 (JTAG)- Schnelle gleichzeitige Programmierung- Steuerung der Anstiegsgeschwindigkeit an einzelnen Ausgängen- Erweiterte Datensicherheitsfunktionen- Ausgezeichnete Qualität und Zuverlässigkeit - Ausdauer von mehr als 10.000 Programm-/Löschzyklen - 20 Jahre Datenspeicherung - ESD-Schutz über 2.000V• Pin-kompatibel mit 5V-Kern XC95144-Baustein im 100-poligem TQFP-GehäuseWARNUNG: Programmierung des Temperaturbereichs vonTA = 0° C bis +70° C

Lattice M4A5 CPLDs, 5,0VMacro-Gehäuse: TQFP 44PLD-cells: 64I/Os: 2500 gatesmax. 34/3210ns

Die MAX II-Familie von sofort einsatzfähigen, nichtflüchtigen CPLDs basiert auf einem 0,18-µm, 6-Layer-Metal-Flash-Prozess, mit Dichten von 240 bis 2.210 Logikelementen (LEs) (128 bis 2.210 äquivalente Makrozellen) und nichtflüchtiger Speicherung von 8 Kbits. MAX II-Bausteine bieten im Vergleich zu anderen CPLD-Architekturen eine hohe I/O-Anzahl, schnelle Leistung und zuverlässige Anpassung. Mit dem MultiVolt-Kern, einem UFM-Block (User Flash Memory) und einer verbesserten In-System-Programmierbarkeit (ISP) sind die MAX II-Bausteine darauf ausgelegt, Kosten und Stromverbrauch zu senken und gleichzeitig programmierbare Lösungen für Anwendungen wie Bus-Bridging, I/O-Erweiterung, Power-On-Reset (POR) und Sequenzsteuerung sowie Bausteinkonfigurationssteuerung zu bieten. Wesentliche Merkmale Kostengünstiger CPLD mit geringem Stromverbrauch Sofort einschaltbare, nicht flüchtige Architektur Standby-Strom so niedrig wie 25 µA Bietet eine schnelle Ausbreitungsverzögerung und Takt-zu-Ausgabe-Zeiten Bietet vier globale Takte mit zwei verfügbaren Takten pro Logik-Array-Block (LAB) UFM-Block mit bis zu 8 Kbits für nichtflüchtige Speicherung MultiVolt-Kern ermöglicht externe Versorgungsspannungen für den Baustein von entweder 3,3 V/2,5 V oder 1,8 V MultiVolt-E/A-Schnittstelle, die 3,3-V-, 2,5-V-, 1,8-V- und 1,5-V-Logikpegel unterstützt Bus-freundliche Architektur mit programmierbarer Slew-Rate, Treiberstärke, Bus-Hold und programmierbare Pull-up-Widerstände Schmitt-Trigger ermöglichen rauscharme Eingänge (pro Pin programmierbar) E/As sind vollständig konform mit den Anforderungen der Peripheral Component Interconnect Special Interest Group (PCI SIG) PCI Local Bus Specification, Revision 2.2 für 3,3-V Betrieb bei 66 MHz Unterstützt Hot-Socketing Eingebaute Joint Test Action Group (JTAG) Boundary-Scan-Test (BST)-Schaltung konform mit IEEE Std. 1149.1-1990 ISP-Schaltung gemäß IEEE Std. 1532

XC9536XL Hochleistungs- CPLD Beschreibung Der XC9536XL ist ein 3,3-V-CPLD, der für Hochleistungsanwendungen mit niedriger Spannung in modernen Kommunikations- und Rechensystemen konzipiert ist. Er besteht aus zwei 54V18-Funktionsblöcken und bietet 800 nutzbare Gatter mit Laufzeiten von 5 ns. Merkmale . 5 ns Pin-zu-Pin-Logik-Verzögerungen . Systemfrequenz bis zu 178 MHz . 36 Makrozellen mit 800 nutzbaren Gattern . Verfügbar in Gehäusen mit kleinem Footprint - 44-poliges PLCC (34 Benutzer-E/A-Pins) - 44-poliges VQFP (34 Benutzer-E/A-Pins) - 48-poliges CSP (36 Benutzer-E/A-Pins) - 64-poliges VQFP (36 Benutzer-E/A-Pins) - Pb-free für alle Gehäuse verfügbar . Optimiert für leistungsstarke 3,3-V-Systeme - Stromsparender Betrieb - 5V-tolerante I/O-Pins akzeptieren 5V, 3,3V und 2,5V Signale - 3,3-V- oder 2,5-V-Ausgang möglich - Fortschrittliches CMOS mit 0,35 Mikrometer Strukturgröße Schnelle FLASH-Technologie . Erweiterte Systemfunktionen - Systemintern programmierbar - Überlegene Pin-Locking- und Routing-Möglichkeiten mit Fast CONNECT II Schaltmatrix - Extra breite Funktionsblöcke mit 54 Eingängen - Bis zu 90 Produkt-Terms pro Makrozelle mit individueller Produkt-Term-Zuordnung - Lokale Taktinvertierung mit drei globalen und einem Produkt-Term-Takten - Individuelle Ausgangsfreigabe pro Ausgangspin - Eingangshysterese an allen Benutzer- und Boundary-Scan-Pins Eingängen - Bus-Hold-Schaltung an allen User-Pin-Eingängen - Vollständiger IEEE-Standard 1149.1 Boundary-Scan (JTAG) . Schnelle gleichzeitige Programmierung . Slew-Rate-Steuerung an einzelnen Ausgängen . Verbesserte Datensicherheitsfunktionen . Exzellente Qualität und Zuverlässigkeit - Ausdauer von mehr als 10.000 Programm-/Lösch Zyklen - 20 Jahre Datenerhalt - ESD-Schutz von mehr als 2.000 V . Pin-kompatibel mit dem 5V-Core-Baustein XC9536 im 44-Pin-PLCC-Gehäuse und dem 48-Pin-CSP-Gehäuse WARNUNG: Programmier-Temperaturbereich von TA = 0° C bis +70° C

Die MAX II-Familie von sofort einsatzfähigen, nichtflüchtigen CPLDs basiert auf einem 0,18-µm, 6-Layer-Metal-Flash-Prozess, mit Dichten von 240 bis 2.210 Logikelementen (LEs) (128 bis 2.210 äquivalente Makrozellen) und nichtflüchtiger Speicherung von 8 Kbits. MAX II-Bausteine bieten im Vergleich zu anderen CPLD-Architekturen eine hohe I/O-Anzahl, schnelle Leistung und zuverlässige Anpassung. Mit dem MultiVolt-Kern, einem UFM-Block (User Flash Memory) und einer verbesserten In-System-Programmierbarkeit (ISP) sind die MAX II-Bausteine darauf ausgelegt, Kosten und Stromverbrauch zu senken und gleichzeitig programmierbare Lösungen für Anwendungen wie Bus-Bridging, I/O-Erweiterung, Power-On-Reset (POR) und Sequenzsteuerung sowie Bausteinkonfigurationssteuerung zu bieten. Wesentliche Merkmale Kostengünstiger CPLD mit geringem Stromverbrauch Sofort einschaltbare, nicht flüchtige Architektur Standby-Strom so niedrig wie 25 µA Bietet eine schnelle Ausbreitungsverzögerung und Takt-zu-Ausgabe-Zeiten Bietet vier globale Takte mit zwei verfügbaren Takten pro Logik-Array-Block (LAB) UFM-Block mit bis zu 8 Kbits für nichtflüchtige Speicherung MultiVolt-Kern ermöglicht externe Versorgungsspannungen für den Baustein von entweder 3,3 V/2,5 V oder 1,8 V MultiVolt-E/A-Schnittstelle, die 3,3-V-, 2,5-V-, 1,8-V- und 1,5-V-Logikpegel unterstützt Bus-freundliche Architektur mit programmierbarer Slew-Rate, Treiberstärke, Bus-Hold und programmierbare Pull-up-Widerstände Schmitt-Trigger ermöglichen rauscharme Eingänge (pro Pin programmierbar) E/As sind vollständig konform mit den Anforderungen der Peripheral Component Interconnect Special Interest Group (PCI SIG) PCI Local Bus Specification, Revision 2.2 für 3,3-V Betrieb bei 66 MHz Unterstützt Hot-Socketing Eingebaute Joint Test Action Group (JTAG) Boundary-Scan-Test (BST)-Schaltung konform mit IEEE Std. 1149.1-1990 ISP-Schaltung gemäß IEEE Std. 1532

3,2V(2,5V) High-Performance CPLDs, 10ns Macro-Gehäuse: TQFP 100 PLD-cells: 72 I/Os: 1600 gates max. 76/72

3.3V/2.5V/1.8V In-System Programmable, SuperFAST High Density PLDs, 64Macro 64I/O 7,5ns TQFP100The high performance ispMACH 4000 family from Lattice offers a SuperFAST CPLD solution. The family is a blend of Lattice's two most popular architectures: the ispLSI® 2000 and ispMACH 4A. Retaining the best of both families,the ispMACH 4000 architecture focuses on significant innovations to combine the highest performance with low power in a flexible CPLD family. The ispMACH 4000 combines high speed and low power with the flexibility needed for ease of design. With its robust Global Routing Pool and Output Routing Pool, this family delivers excellent First-Time-Fit, timing predictability, routing, pin-out retention and density migration. The ispMACH 4000 family offers densities ranging from 32 to 512 macrocells. There are multiple density-I/O combinations in Thin Quad Flat Pack (TQFP), Chip Scale BGA (csBGA) and Fine Pitch Thin BGA (ftBGA) packages ranging from 44 to 256 pins/balls. Table 1 shows the macrocell, package and I/O options, along with other key parameters.

Leistungsstarke EE-PLD Beschreibung: Der Atmel ATF16V8B(QL) ist ein hochleistungsfähiges CMOS Electrically-Erasable Programmable Logic Device (EE PLD), das die bewährte elektrisch löschbare Flash-Speichertechnologie von Atmel nutzt. Alle Geschwindigkeitsbereiche sind über den gesamten Bereich von 5,0V +/- 10% für den industriellen Temperaturbereich spezifiziert. Der ATF16V8BQL bietet eine flankenempfindliche Low-Power-PLD-Lösung mit niedrigem Standby-Stromverbrauch (typisch 5 mA). Der ATF16V8BQL schaltet sich durch die ITD-Schaltung (Input Transition Detection) automatisch in den Low-Power-Modus herunter, wenn sich das Gerät im Leerlauf befindet. Der ATF16V8B(QL) enthält einen Supersatz der generischen Architekturen, der den direkten Ersatz der 16R8-Familie und der meisten kombinatorischen 20-Pin-PLDs ermöglicht. Acht Ausgängen sind jeweils acht Produktbegriffe zugeordnet. Drei verschiedene Betriebsmodi, die mit Software automatisch konfiguriert werden, ermöglichen die Realisierung hochkomplexer Logikfunktionen. Merkmale: . Architektur nach Industriestandard - Emuliert viele 20-polige PALs - Kostengünstige, benutzerfreundliche Software-Tools . Elektrisch löschbare programmierbare Logikbausteine mit hoher Geschwindigkeit - 10ns Maximale Pin-zu-Pin-Verzögerung . Automatischer 5mA-Standby für ATF16V8BQL . CMOS- und TTL-kompatible Ein- und Ausgänge - Eingangs- und E/A-Pull-up-Widerstände . Fortgeschrittene Flash-Technologie - Umprogrammierbar - 100% getestet . Hochzuverlässiger CMOS-Prozess - 20 Jahre Datenaufbewahrung - 100 Lösch-/Schreibzyklen - 2.000V ESD-Schutz - 200mA Latchup-Immunität . Industrieller Temperaturbereich . Dual-in-line und oberflächenmontierbare Gehäuse in Standard-Pinouts . PCI-konform . Grüne Paketoptionen (Pb/Haltbarkeitsfrei/RoHS-konform)

ispMACH 4A CPLD-Familie, hochleistungsfähige E2CMOS, In-System programmierbare Logik Merkmale . Leistungsstarke, E2CMOS 3,3-V & 5-V CPLD-Familien . Flexible Architektur für schnelle Logik-Designs - Exzellente First-Time-FitTM und Refit-Funktion - SpeedLockingTM-Leistung für garantiertes festes Timing - Zentral-, Eingangs- und Ausgangsschaltmatrizen für 100%ige Routingfähigkeit und 100%ige Pin-Out-Beibehaltung . Hohe Geschwindigkeit - 5,0ns tPD Kommerziell und 7,5ns tPD Industriell - 182MHz fCNT . 32 bis 512 Makrozellen; 32 bis 768 Register . 44 bis 388 Pins in PLCC, PQFP, TQFP, BGA, fpBGA und caBGA Gehäusen . Flexible Architektur für eine breite Palette von Designstilen - D/T-Register und Latches - Synchroner oder asynchroner Modus - Dedizierte Eingangsregister - Programmierbare Polarität - Reset/ Preset-Vertauschung . Erweiterte Funktionen für einfache Systemintegration - 3,3-V & 5-V JEDEC-konformer Betrieb - JTAG (IEEE 1149.1) konform für Boundary-Scan-Tests - 3,3-V- und 5-V-JTAG-Programmierung im System - PCI-konform (-5/-55/-6/-65/-7/-10/-12 Geschwindigkeitsstufen) - Sicher für Systemdesigns mit gemischter Versorgungsspannung - Programmierbare Pull-up- oder Bus-FriendlyTM-Eingänge und I/Os - Hot-Socking - Programmierbares Sicherheitsbit - Individuelle Steuerung der Ausgangsanstiegsgeschwindigkeit . Fortschrittlicher E2CMOS-Prozess bietet leistungsstarke und kostengünstige Lösungen . Bleifreie Gehäuseoptionen

3.3V/2.5V/1.8V In-System Programmable, SuperFAST High Density PLDs, 32Macro 32I/O 7,5ns TQFP48 The high performance ispMACH 4000 family from Lattice offers a SuperFAST CPLD solution. The family is a blend of Lattice's two most popular architectures: the ispLSI 2000 and ispMACH 4A. Retaining the best of both families, the ispMACH 4000 architecture focuses on significant innovations to combine the highest performance with low power in a flexible CPLD family. The ispMACH 4000 combines high speed and low power with the flexibility needed for ease of design. With its robust Global Routing Pool and Output Routing Pool, this family delivers excellent First-Time-Fit, timing predictability, routing, pin-out retention and density migration. The ispMACH 4000 family offers densities ranging from 32 to 512 macrocells. There are multiple density-I/O combinations in Thin Quad Flat Pack (TQFP), Chip Scale BGA (csBGA) and Fine Pitch Thin BGA (ftBGA) packages ranging from 44 to 256 pins/balls. Table 1 shows the macrocell, package and I/O options, along with other key parameters.